MÉTODO MEJORADO DE ESCANEO DE ESTÍMULOS DE PRUEBA PARA CIRCUITOS INTEGRADOS

Resumen

El ensayo de escaneo es la tecnología clave en el proceso para la comprobación de circuitos integrados. Entre los procesos de ensayo de escaneo existentes, el escaneo en busca de estímulos de prueba requiere mucho tiempo, lo que es una de las principales restricciones del ensayo de escaneo. Para acortar el tiempo de ensayo por escaneo de un circuito integrado, en este estudio se propuso un nuevo método de escaneo de estímulo de prueba. En primer lugar, las cadenas de exploración, los estímulos de prueba y las respuestas de prueba se agruparon de acuerdo con un ancho de datos fijo. En segundo lugar, los resultados del cálculo XOR lógico de la respuesta del ensayo y de los estímulos del mismo se codificaron de acuerdo con el ancho de bits de cada grupo. Los circuitos de decodificación y control correspondientes se añadieron a la lista de redes del circuito, lo que permitió una rápida introducción de los estímulos de prueba. Finalmente, se realizó un experimento utilizando los circuitos de prueba de referencia ISCA89 y IWLS2005. Los resultados experimentales se compararon con los que utilizaron un método de entrada en serie de estímulos de prueba. La comparación demuestra que el método propuesto puede ahorrar aproximadamente 37.5% y 43.7% del tiempo de prueba en promedio cuando el ancho de cada grupo es de 4 y 8 bits, respectivamente. El método propuesto puede disminuir significativamente los tiempos de ensayo de escaneo y acortar la prueba del circuito integrado. Las conclusiones obtenidas en este estudio proporcionan referencias significativas para mejorar el método de prueba de escaneo del circuito integrado digital. Palabras clave: Pruebas de escaneo, Diseño de la prueba, Respuesta a la prueba, Estímulo de la prueba